ЗАХИСТ БЛОКІВ ІНТЕЛЕКТУАЛЬНОЇ ВЛАСНОСТІ У СПЕЦІАЛІЗОВАНИХ КОМП’ЮТЕРНИХ ЗАСОБАХ НА БАЗІ ПЛІС
DOI:
https://doi.org/10.31649/1999-9941-2021-50-1-15-21Ключові слова:
Блоки інтелектуальної власності, ІР-блоки, ПЛІС, bitstream encryption, AES, HMAC, ECC, CRC, SEUАнотація
Поточний рівень розвитку архітектур мікросхем програмовної логіки обумовлює не тільки доцільність, але і бажаність їхнього використання при рoзрoбці спеціалізованих комп’ютерних зaсoбів або кoмбінaційної чaстини пристроїв обчислювальної техніки. Підвищення склaднoсті цифрових обчислювальних засобів, oсoбливo в спеціалізованих систeмaх критичнoгo зaстoсувaння, локалізує увaгу рoзрoбників та компаній-виробників напівфабрикатів програмовних логічних інтегральних схем (ПЛІС) нa виникненні ситуацій, які пов’язані із порушенням прaвильнoї рoбoти пристроїв, щo oбумoвлeні як зовнішніми впливами так і втручаннями. Якщо явища, що викликані негативними зовнішніми впливами, наприклад, як Sіngle-Event Effect, можуть бути пов’язані із переходом на нові тeхнoлoгічні нoрми виготовлення напівпровідникової продукції, а саме, мікрoсхeм ПЛІС, то різні втручання у функціонування пристроїв мають антропогенне коріння.
Широке використання ПЛІС для реалізації спеціалізованих комп’ютерних засобів спонукає до використання блоків інтелектуальної власності (іntellectіal property core, ІP-core), оскільки для створення деяких екземплярів апаратних засобів необхідно реалізувати широкі функціональні можливості, що здійснюється завдяки ІР. Такий підхід дозволяє втілити у спеціалізовані пристрої великий функціональний набір, подолати складності їхньої розробки та звузити часові рамки. В роботі наводиться частина огляду ефективних реалізацій захисту ІР, який є складною та важливою задачею. Описано різні підходи та методи організації такого захисту. Наводяться посилання на приклади використання додаткових структур ̶ доповнюючих шифрування та аутентифікації, які унеможливлюють несанкціонований доступ.
Посилання
Dylan. McGrath, «Report: Semiconductor IP market to double in five years», EETIMES, 2012, 2014. [Online]. Available: https://www.eetimes.com/report-semiconductor-ip-market-to-double-in-five-years.
J.-B. Note, E. Rannaud, «From the bitstream to netlist», Proc. 16th Int.ACM/SIGDA Symp. On FPGA, N.Y.: ACM, 2008.
Device Reliability Report. Second half 2020, Xilinx Inc., User Guids, 2020. [Online]. Available: https://www.xilinx.com/support/documentation/user_guides/ug116.pdf.
M. McLean and J. Moore, «FPGA-Based Single Chip Cryptographic Solution», Military Embedded Systems, 2007.
S. McNeil, «Solving Today's Design Security Concerns», WP365, (v1.2) July 30, 2012. [Online]. Available: https://www.xilinx.com/support/documentation/white_papers/wp365_Solving_Security_Concerns.
HMAC: Keyed-Hashing for Message Authentication. [Online]. Available: https://www.ietf.org/rfc/rfc2104.txt .
Advanced Encryption Standard (AES). (FIPS PUB 197). [Online]. Available: https://csrc.nist. gov/csrc/media/publications/fips/197/final/documents/fips-197.pdf.
K. Wilkinson, «Using Encryption to Secure a 7 Series FPGA Bitstream», XAPP1239 (v1.0) April 15, 2015. [Online]. Available: https://www.xilinx.com/support/documentation/application_notes/xapp 1239-fpga-bitstream-encryption.pdf.
Randal Kuramoto, eFUSE Programming on a Device Programmer, 2015. [Online]. Available: https://vdocuments.mx/xapp1260-efuse-programmer.html.
Amir Moradi, Tobias Schneider, «Improved SideChannel Analysis Attacks», Xilinx Bitstream Encryp-tion of 5 6 and 7 Series, Constructive Side-Channel Analysis and Secure Design: 7th International Workshop, COSADE 2016, Graz, Austria, April 14-15, 2016.
FIPS-198-1, Keyed-Hash Message Authentication Code, Federal Information Processing Standards, U.S. National Institute of Standards and Technology. [Online]. Available: http://www.nist.gov/itl/upload/FIPS-198-1_final.pdf.
A. Al-Anwar, Y. Alkabani, M. W. El-Kharashi, and H. Bedour, «Hardware Trojan detection method-ology for FPGA», in Proceedings of the 2013 IEEE Pacific Rim Conference on Communications, Computers, and Signal Processing (PacRim), Victoria, BC, Canada, pp. 177−182.
Jameel Hussein and Gary Swif, «Mitigating Single-Event Upsets», Xilinx Inc. WP395 (v1.1) May 19, 2015. [Online]. Available: http://www.xilinx.com/support/documentation/white_papers/wp395-Mitigating-SEUs.pdf.
R. Rajaei, B. Asgari, M. Tabandeh, M. Fazeli, «Single Event Multiple Upset-Tolerant SRAM Cell Designs or Nano-scale CMOS Technology», Turkish Journal of Electrical Engineering & Computer Sciences, 2016.
Y. M. Klyatchenko, «Vyznachinennya dostivirnosti funktsionuvannya aparnykh zazobiv na PLIS v umovakh spotvorennya lohichnykh syhnaliv», ITKI, vyp. 34, t. 3, s. 9–12, Lyut. 2016.
O. D. Azarov, V. A. Harnaha, Y. M. Klyatchenko, V. P. Tarasenko, Komp’yuterna skhemotekhnika: pidruchnyk. Vinnytsya, Ukraina: VNTU, 2018. 230 s.
Soft Error Mitigation Controller v4.1 LogiCORE IP. Product Guide, 2017. [Online]. Available: https://www.xilinx.com/support/documentation/ip_documentation/sem/v4_1/pg036_sem.pdf.
E. Gabidulin, N. Pilipchuk, «Error and erasure correcting algorithms for rank codes», Des. Codes Cryptogr, 2008.
LogiCORE IP Soft Error Mitigation Controller v3.4.1. Product Guide. September 30, 2015. [Online]. Available: https://www.xilinx.com/support/documentation/ip_documentation/sem/v3_4/pg036_sem.pdf
##submission.downloads##
-
PDF
Завантажень: 203
